`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date:    16:02:17 05/09/2012 
// Design Name: 
// Module Name:    VerilogDebug 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
//////////////////////////////////////////////////////////////////////////////////
module VerilogDebug(
	clk,
	a_in, b_in, c_out
	);
	
	input wire clk;
	input wire a_in;
	input wire b_in;
	output reg c_out;
	
	always @(posedge clk) begin
		$display("[DEBUG] CLK");
		c_out <= a_in & b_in;
	end
	
endmodule
